第69 屆 IEEE 國際電子設備年會將于 12 月 9 日開幕，會議預告片顯示，研究人員一直在擴展多項技術的路線圖，特別是那些用于制造CPU和GPU 的技術。

　　由于芯片公司無法通過在二維上縮小芯片功能來繼續增加晶體管密度，因此他們通過將芯片堆疊在一起進入了三維。現在他們正致力于在這些芯片中構建晶體管。接下來，他們很可能會通過使用二硫化鉬等2D 半導體設計 3D 電路，進一步進入三維領域。所有這些技術都可能服務于機器學習，這是一種對處理能力日益增長的需求的應用程序。但 IEDM 上發表的其他研究表明，3D 硅和 2D半導體并不是*能讓神經網絡保持正常運轉的東西。

　　3D芯片堆疊

　　通過堆疊芯片(在本例中稱為小芯片(Chiplet))來增加可以擠入給定區域的晶體管數量，這既是硅的現在，也是未來。一般來說，制造商正在努力增加芯片之間的垂直連接的密度。但也有一些并發癥。

　　一是改變了芯片互連子集的布局。從 2024 年末開始，芯片制造商將開始在硅下方構建電力傳輸互連，而將數據互連留在上方。這種被稱為“背面供電”的方案會帶來芯片公司正在研究的各種后果。看來英特爾將在本屆的IEDM討論背面電源對 3D 設備的影響。IMEC 將研究稱為系統技術協同優化 (STCO)的 3D 芯片設計理念的影響。(這個想法是，未來的處理器將被分解為基本功能，每個功能都將位于其自己的小芯片上，這些小芯片將采用適合該工作的*技術制成，然后這些小芯片將被重新組裝成一個系統使用 3D 堆疊和其他先進封裝技術。)同時，臺積電將解決 3D 芯片堆疊中長期存在的問題——如何從組合芯片中排出熱量。

　　顧名思義，所謂3D芯片堆疊，是將一個完整的計算機芯片(例如 DRAM)放置在另一個芯片(CPU)之上。結果，電路板上原本相距幾厘米的兩個芯片現在相距不到一毫米。這降低了功耗(通過銅線傳輸數據是一件很麻煩的事情)，并且還大大提高了帶寬。

　　IEEE也表示，當前每一代處理器的性能都需要比上一代更好，從最基本的角度來說，這意味著將更多的邏輯集成到硅片上。但存在兩個問題：一是我們縮小晶體管及其組成的邏輯和存儲塊的能力正在放緩。另一個是芯片已經達到了尺寸極限，因為光刻工具只能在約 850 平方毫米的區域上形成圖案。

　　為了解決這些問題，幾年來，片上系統開發人員已經開始將其更大的設計分解為更小的小芯片，并將它們在同一封裝內連接在一起，以有效增加硅面積等優勢。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此相鄰設置，并使用短而密集的互連進行連接。既然大多數主要制造商已經就 2.5D 小芯片到小芯片通信標準達成一致，這種類型的集成的勢頭可能只會增長。

　　但要像在同一芯片上一樣傳輸真正大量的數據，您需要更短、更密集的連接，而這只能通過將一個芯片堆疊在另一個芯片上來實現。面對面連接兩個芯片意味著每平方毫米要建立數千個連接。這也催生了3D芯片堆疊。

　　Synopsys在一篇博客文章中指出，堆疊芯片之間的數據傳輸通過集成在底部芯片中的 TSV 進行。這些 TSV 是垂直運行的物理柱，由銅等導電材料制成。將堆疊芯片粘合到單個封裝中而不是 PCB 上的多個封裝中，可將 I/O 密度提高 100 倍。采用*，每比特傳輸能量可降低至 30 倍。

　　至于背面供電，按照IEEE所說，向數十億個晶體管提供電流正迅速成為高性能 SoC 設計的主要瓶頸之一。隨著晶體管不斷變得越來越小，為晶體管提供電流的互連線必須排列得更緊密、更精細，這會增加電阻并消耗功率。這種情況不能再繼續下去：如果電子進出芯片上的設備的方式沒有發生重大變化，我們將晶體管制造得再小也無濟于事。

　　在當今的處理器中，信號和功率都從上方到達硅[淺灰色]。新技術將分離這些功能，從而節省電力并為信號路線騰出更多空間[右]。

　　幸運的是，我們有一個有前途的解決方案：我們可以使用長期以來被忽視的硅的一面。

　　為了從 SoC 獲取電源和信號，我們通常將最上層金屬(距離晶體管最遠)連接到芯片封裝中的焊球(也稱為凸點)。因此，為了讓電子到達任何晶體管以完成有用的工作，它們必須穿過 10 到 20 層越來越窄和曲折的金屬，直到它們最終能夠擠到最后一層局部導線。這種分配電力的方式從根本上來說是有損耗的。于是，我們利用晶體管下方的“空”硅，這正是imec開創的一種稱為“埋入式電源軌”或 BPR 的制造概念。該技術在晶體管下方而不是上方建立電源連接，目的是創建更粗、電阻更小的電源軌，并為晶體管層上方的信號承載互連釋放空間。

　　CFET 和 3D 電路

　　隨著先進芯片的*制造商轉向某種形式的納米片(或環柵)晶體管，對后續器件——單片互補場效應晶體管(CFET)的研究不斷加強。

　　CFET 的想法是由 IMEC 研究機構在 2018 年提出，其中 n 型和 p 型晶體管垂直單片堆疊(參見 IMEC 提出的“ n-over-p”互補 FET 提案)。此后，大量研究論文充實了該提案，但這些論文來自 IMEC 和學術研究人員，而不是商業組織的研發團隊。

　　CFET 的明顯優勢是兩個晶體管占據 GAA、FinFET 或平面架構中一個晶體管的空間。但這也意味著可以更有效地設計 CMOS 邏輯電路。IMEC 此前曾指出，標準單元面積主要取決于對晶體管端子的訪問，而 CFET 可以簡化這一點。

　　在 IEDM 上，臺積電將展示其在 CFET 方面的努力。他們聲稱良率有所提高(即 300 毫米硅晶圓上工作器件的比例)，并且將組合器件縮小到比之前演示的更實用的尺寸。

　　在最新的新聞論文中，臺積電研究人員將推出了他們所謂的實用的單片 CFET 架構方法，用于邏輯技術擴展。它采用 48nm 柵極間距堆疊式 n-FET-on-p-FET 硅納米片晶體管。這些表現出高通態電流/低亞閾值泄漏，從而產生令人印象深刻的開/關電流比(六個數量級)。他們還表現出相對較高的良率，FET 存活率 >90%。盡管之前的工作表明功能性 CFET 器件可以在 300mm 晶圓上構建，但這些器件的柵極間距對于未來的擴展來說太大了。在這項工作中，通過垂直堆疊的 n/p 源極-漏極 (SD) 外延實現了更相關的 48nm 柵極間距，其中包括中間電介質隔離、墊片和 n/p SD 隔離。雖然仍必須集成其他基本功能才能釋放 CFET 技術的潛力，但這項工作為實現這一目標鋪平了道路。

　　上圖顯示了器件架構從 FinFET 到納米片 FET (NSFET) 再到 3D 堆疊式 CFET的演變，新穎的晶體管架構創新不斷推動摩爾定律的延續;底部是單片 CFET 的內聯橫截面 TEM 演示，柵極間距為48nm，nFET 放置在 pFET 上方，兩種類型的晶體管都被單一mental gate包圍。

　　與此同時，英特爾研究人員將詳細介紹由單個 CFET 構建的inverter circuit 。這種電路的尺寸可能只有普通 CMOS 電路的一半。英特爾還將解釋一種新方案，用于生產 NMOS 和 PMOS 部分具有不同數量納米片的 CFET。

　　英特爾表示，該器件由 3p-FET 納米帶頂部的 3 個 n-FET 納米帶組成，它們之間的垂直間距為 30 納米。他們使用該器件以 60nm 柵極間距構建全功能inverters (test circuits)，這在業界尚屬首次。該器件還采用垂直堆疊雙 S/D 外延技術;連接 n 和 p 晶體管的雙金屬功函數柵極疊層;以及與背面供電和直接背面器件接觸的集成。研究人員還將描述納米帶“depopulation”過程，用于需要數量不等的 n-MOS/p-MOS 器件。這項工作有助于加深對邏輯和 SRAM 應用擴展 CFET 潛力的理解，并了解關鍵的工藝推動因素。

　　如上圖所示，圖(a) 是 CPP=60nm 垂直堆疊雙源極-漏極 (SD：source-drain) 外延后 CFET 器件的 TEM 顯微照片;圖(b) 是在 CPP=60nm 下相同擴散的 CFET 器件在 VDS=0.05V 和 0.65V 時的 ID-VG 曲線。底部 p-MOS 通過背面器件觸點 (BSCON：backside device contacts) 進行測量，而頂部 n-MOS 通過淺正面觸點和背面電源通孔進行測量。對于 n-MOS 和 p-MOS，器件的亞閾值擺幅 (SS) 分別為 63mV/dec 和 66mV/dec，DIBL 分別為 57mV/V 和 38mV/V;圖(c) 是逆變器電壓傳輸曲線，它驗證了所有突出顯示的組件都在同一擴散上一起工作，從而實現了平衡良好的inverters。

　　2D晶體管

　　縮小納米片晶體管(以及 CFET)的尺寸將意味著晶體管核心的硅帶( ribbons of silicon)變得越來越薄。最終，將沒有足夠的硅原子來完成這項工作。因此，研究人員正在轉向二維半導體材料，即使是一層只有一個原子厚的材料。

　　二維半導體屬于一類稱為過渡金屬二硫屬化物的材料。其中，研究*的是二硫化鉬。理論上，電子應該比MoS2更快地穿過二硫化鎢(另一種二維材料)。

　　同時，二維半導體可以取代硅的想法面臨著三個問題。一是生產(或轉移)無缺陷的二維半導體層非常困難。第二個問題是晶體管觸點和二維半導體之間的電阻太高。最后，對于 CMOS，您需要一種能夠同樣良好地傳導空穴和電子的半導體，但似乎沒有一種二維半導體能夠同時傳導空穴和電子。

　　據IEEE的報道，二維半導體面臨的*障礙是與它們進行低電阻連接。該問題被稱為“Fermi-level pinning”，它的意思是金屬觸點和半導體的電子能量之間的不匹配會對電流產生高阻勢壘(high-resistance barrier)。這種肖特基勢壘()的產生是因為界面附近的電子流入較低能量的材料中，留下了一個抵抗電流的電荷耗盡區域。現在的目標是使該區域變得如此微不足道，以至于電子可以毫不費力地穿過它。

　　在之前的研究中，金一直是與 MoS2形成晶體管的*接觸材料。但沉積金和其他高熔點金屬會損壞二硫化鉬，使勢壘(barrier)問題變得更糟。

　　早在2021年的IEDM，臺積電的研究人員就針對制造 2D 晶體管最棘手的障礙之一提出了單獨的解決方案：半導體接觸處的電阻尖峰金屬觸點(sharp spikes of resistance at the places where the semiconductor meets metal contacts)。而“銻”就是他們的答案。

　　按照臺積電企業研究部低維研究經理 Han Wang 介紹，具體做法通過使用半金屬作為接觸材料來減少半導體和接觸之間的能壘(energy barrier)。半金屬(例如銻)的行為就像處于金屬和半導體之間的邊界并且具有零帶隙。由此產生的肖特基勢壘非常低，是的臺積電器件的電阻都很低。

　　臺積電此前曾與另一種半金屬鉍進行過合作。但其熔點太低。王表示，銻具有更好的熱穩定性，這意味著它將與現有芯片制造工藝更兼容，從而生產出更耐用的設備，并為芯片制造工藝的后期提供更大的靈活性。

　　在本屆的IEDM 上，臺積電提出的研究以一種或另一種形式解決了所有這三個問題。

　　臺積電將展示將一根二維半導體帶堆疊在另一根帶上的研究，以創建相當于支持二維的納米片晶體管。研究人員表示，該設備的性能在 2D 研究中是前所未有的，而取得這一成果的關鍵在于采用了新的環繞式觸點形狀，從而降低了電阻。

　　上圖是堆疊 1L-MoS2 的 (a) 亮場 TEM 圖像和 (b) 暗場 TEM 圖像

　　臺積電表示，目前，納米片縮放是通過減薄硅通道來實現的，但我們仍在努力尋找使用超薄過渡金屬二硫屬化物(TMD)作為溝道材料的實用方法。(MoS2等 TMD 被稱為單層或 2D 材料，因為它們只有原子層厚度。)

　　臺積電領導的團隊將討論兩個堆疊 NMOS 納米片的前所未有的性能，其中擁有MoS2柵極長度的 NMOS 器件表現出正閾值電壓(VTH~1.0V);高導通電流(IONon/off ratio (1E8);低接觸電阻(RC channels。VDS= 1V 時為 40nm~370 µA/µm);大~0.37-0.58 kΩ-µm)。

　　這些結果的關鍵是新型 C 形環繞接觸，提供更大的接觸面積和柵極堆疊優化。這些器件表現出可接受的機械穩定性，但研究人員表示，需要進行更多研究來減少 MoS2溝道中缺陷的產生。

　　臺積電還將在本屆IEDM上帶來*真正的 2D CMOS 演示。

　　據介紹，其每個極性的 FET 器件(n-FET 和 p-FET)必須提供匹配的性能，以便 CMOS 邏輯器件正常工作。但是，雖然 MoS2是一種適合 n 型器件的 TMD 材料，但它不適用于 p 型器件，而 TMD 材料 WSe2更適合 p 型器件。

　　圖(a) 顯示了所制造的 n/p FET 的良好匹配的輸出特性。圖(b) 是具有共形柵極堆疊的懸浮 MoS2 納米片結構的橫截面 TEM，該結構包含 10nm TiN、2nm HfOx 和 1 nm ILX(界面電介質)。

　　此外，這兩種極薄的材料都必須足夠堅固，能夠承受典型的制造工藝。TSMC 領導的團隊將在業界率先描述分別使用這兩種 TMD 溝道材料制造的匹配良好的 n MOS 晶體管和 p MOS 晶體管。他們通過在藍寶石上單獨生長這些高尺寸(~50nm 溝道長度)和高電流密度材料，然后將它們逐個芯片轉移到 300mm 硅晶圓上進行集成，展示了這些材料的魯棒性。

　　在此轉移過程之后，器件的性能幾乎沒有改變，n-FET 和 p-FET (VDS = 1V) 在相同的柵極過驅動下具有高輸出電流 (~410 µA/µm)。此外，p-FET 遷移率達到了歷史最高水平(~30 cm² /V∙s)。

　　另辟蹊徑的解決方案

　　IEEE表示，機器學習中*的問題之一是數據的移動。涉及的關鍵數據是所謂的權重和激活，它們定義一層中人工神經元之間的連接強度以及這些神經元將傳遞到下一層的信息。* GPU 和其他人工智能加速器通過使數據盡可能靠近處理元素來優先解決此問題。研究人員一直在研究多種方法來做到這一點，例如將一些計算轉移到內存本身以及將內存元素堆疊在計算邏輯之上。

　　IEDM 議程中的兩個前沿示例引起了我的注意。*個是將模擬 AI用于基于 Transformer 的語言模型(ChatGPT等)。在該方案中，權重被編碼為電阻存儲元件(RRAM)中的電導值。RRAM 是執行關鍵機器學習計算、乘法和累加的模擬電路的組成部分。該計算以模擬方式完成，作為電流的簡單求和，可能節省大量電力。

　　IBM 的 Geoff Burr 在IEEE Spectrum 2021 年 12 月號上深入解釋了模擬 AI 。在 IEDM，他將提供一種模擬 AI 處理Transformer 模型的設計。

　　IEDM 上出現的另一個有趣的人工智能方案源自清華大學和北京大學的研究人員。它基于三層系統，包括硅 CMOS 邏輯層、碳納米管晶體管和 RRAM 層，以及另一層由不同材料制成的 RRAM。他們表示，這種組合解決了許多方案中的數據傳輸瓶頸，這些方案試圖通過在內存中構建計算來降低人工智能的功耗和延遲。在測試中，它執行了標準圖像識別任務，其精度與 GPU 相似，但速度快了近 50 倍，能耗僅為 GPU 的 1/40。

　　特別不尋常的是碳納米管晶體管與 RRAM 的 3D 堆疊。美國國防高級研究計劃局花費數百萬美元將這項技術在 SkyWater Technology Foundry 開發成商業流程。Max Shulaker 和他的同事在IEEE Spectrum 2016 年 7 月號上解釋了該技術的計劃。他的團隊于 2019 年利用該技術構建了*個 16 位可編程納米管處理器。